静态随机存储器

电脑记忆体类型
挥发性记忆体
RAM
发展中
  • 可控矽随机存取记忆体
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历史上
非挥发性记忆体
ROM
非挥发性随机存取记忆体
早期非挥发性随机存取记忆体
磁式
光学式
发展中
历史上
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一块任天堂FC游戏机 (灰机)的静态RAM，容量为2K X 8 bit.

静态随机存取记忆体（Static Random Access Memory，SRAM）是随机存取记忆体的一种。所谓的「静态」，是指这种记忆体只要保持通电，里面储存的资料就可以恒常保持。相对之下，动态随机存取记忆体（DRAM）里面所储存的资料就需要周期性地更新。然而，当电力供应停止时，SRAM储存的资料还是会消失（被称为挥发性记忆体），这与在断电后还能储存资料的ROM或快闪记忆体是不同的。

设计

包含6个电晶体的CMOS SRAM基本单元

SRAM由储存矩阵、位址解码器和读/写控制电路组成，容量的扩充有两个方面：位数的扩充用晶片的并联，字数的扩充可用外加解码器控制晶片的片选输入端[2]。SRAM中的每一bit储存在由4个场效电晶体（M1, M2, M3, M4）构成两个交叉耦合的反相器中。另外两个场效电晶体（M5, M6）是储存基本单元到用于读写的位元线（Bit Line）的控制开关。

CMOS静态反相器

反相器是一种电路元件，其输出是输入的逻辑非。如图所示的CMOS静态反相器，由两个互补的金氧半导体场效电晶体（MOSFET）组成，源极连接在高电位的是P沟道场效电晶体，源极连接在低电位的是N沟道场效电晶体。输入电路接在两个场效电晶体的栅极上，输出电路从两个场效电晶体的连接处接出。当输入低电位，则P沟道场效电晶体导通，N沟道场效电晶体关闭，输出高电位。当输入高电位，则N沟道场效电晶体导通，P沟道场效电晶体关闭，输出低电位。这就实现了「反相」输出。

一个SRAM基本单元有0 和 1两个电位稳定状态。SRAM基本单元由两个CMOS反相器组成。两个反相器的输入、输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这就能实现两个反相器的输出状态的锁定、储存，即储存了1个位元的状态。

除了6电晶体的SRAM，其他SRAM还有8电晶体、10电晶体甚至每个位元使用更多的电晶体的实作。[3][4][5]这可用于实现多埠（port）的读写存取，如显示记忆体或者暂存器档案的多口SRAM电路的实现。

一般说来，每个基本单元用的电晶体数量越少，其占用面积就越小。由于矽晶片（silicon wafer）的生产成本是相对固定的，因此SRAM基本单元的面积越小，在矽晶片上就可以制造更多的位元储存，每位元储存的成本就越低。

记忆体基本单元使用少于6个电晶体是可能的—如3电晶体[6][7]甚至单电晶体，但单电晶体储存单元是DRAM，不是SRAM。

存取SRAM时，字元线（Word Line）加高电位，使得每个基本单元的两个控制开关用的电晶体M5与M6导通，把基本单元与位元线（Bit Line）连通。位元线用于读取或写入基本单元的储存的状态。虽然不是必须两条反相的位元线，但是这种反相的位元线有助于改善杂讯容许值.

与动态记忆体（DRAM）相比，SRAM的频宽有很大改进—由于两条位元线是反相，这种差分讯号使得SRAM的抗杂讯干扰能力很强。而DRAM的位元线连接到储存电容，受困于电荷共享（charge sharing）使得其位元线讯号上下波动。另一项差别使得SRAM更快是其位址线各位元是同时工作选择出目标储存单元的字元线，而DRAM往往为了降低成本，是先送出低半段的位址线的各位元，然后再送出高半段的位址线的各bit，这降低了DRAM封装的位址引脚的数量。

有m条位址线与n条资料线的SRAM，其储存容量是2m个字元（word），2m×nbit.每个字元的长度至少是64bit。

SRAM操作

SRAM的基本单元有3种状态：电路处于闲置（standby） 、读取（reading）与写入（writing）。SRAM的读取或写入模式必须分别具有可读（readability）与写入稳定（write stability）。

闲置

如果字元线没有被选为高电位，那么作为控制用的M5与M6两个电晶体处于断路，把基本单元与位元线隔离。由M1 – M4组成的两个反相器继续保持其状态，只要保持与高、低电位的连接。

读取

假定储存的内容为1,即在Q处的电位为高。读取周期开始时，两条位元线初始值为逻辑1，随后字元线WL提高电位，使得两个存取控制电晶体M5与M6通路。第二步是储存在Q的值与位元线BL的初始值相同，所以BL保持逻辑1，而Q与BL的初始值不同，使得BL经由M1与M5放电而变成逻辑0（即Q的高电位使得电晶体M1通路）。在位元线BL一侧，电晶体M4与M6通路，把位元线连接到VDD所代表的逻辑1（M4作为P沟道场效电晶体，由于栅极加了Q的低电位而M4通路）。如果储存的内容为0,相反的电路状态将会使BL为1而BL为0。只需要BL与BL有一个很小的电位差，读取的放大电路将会辨识出哪条位元线是1哪条是0。敏感度越高，读取速度越快。

写入

写入周期开始时，把要写入的状态载入到位元线。如果要写入0，则设定BL为1且BL为0。随后字元线WL载入为高电位，位元线的状态被载入SRAM的基本单元。这是透过位元线输入驱动能力设计的比基本单元相对较弱的电晶体更为强壮，使得位元线状态可以覆盖基本单元交叉耦合的反相器的以前的状态。

汇流排行为

存取时间为70ns的RAM在位址设定完成且有效之后，会在70ns之内将资料输出。资料将继续保持有效约5－10ns。起、落时间将影响有效时间槽（timeslot）约5ns。如果先读入低半段位址，将会多耗费30ns[8]。

应用与使用

特性

SRAM是比DRAM更为昂贵，但更为快速、非常低功耗（特别是在空闲状态）。因此SRAM首选用于频宽要求高，或者功耗要求低，或者二者兼而有之。SRAM比起DRAM更为容易控制，也更是随机存取。由于复杂的内部结构，SRAM比DRAM的占用面积更大，因而不适合用于更高储存密度低成本的应用，如PC记忆体。

时钟频率与功耗

SRAM功耗取决于它的存取频率。如果用高频率存取SRAM，其功耗比得上DRAM。有的SRAM在全频宽时功耗达到几个瓦特量级。另一方面，SRAM如果用于温和的时钟频率的微处理器，其功耗将非常小，在空闲状态时功耗可以忽略不计—几个微瓦特级别。

SRAM用于：

  • 通用的产品
    • asynchronous介面，例如28脚32Kx8的chip（通常命名为XXC256），以及类似的产品最多16 Mbit每片
    • synchronous介面，通常用做高速缓冲记忆体（cache）以及其它要求突发传输的应用，最多18 Mbit（256Kx72）每片
  • 整合于晶片内
    • 作为微控制器的RAM或者cache（通常从32 bytes到128 kilobytes）
    • 作为x86等微处理器的快取（如L1、L2、L3）
    • 作为暂存器（参见暂存器档案）
    • 用于特定的ICs或ASIC（通常在几千位元组量级）
    • 用于FPGA与CPLD

嵌入式应用

工业与科学用的很多子系统，汽车电子等等都用到了SRAM。现代装置中很多都嵌入了几千位元组的SRAM。实际上几乎所有实现了电子使用者介面的现代装置都可能用上了SRAM，如玩具。数位相机、手机、音响合成器等往往用了几百万位元组的SRAM。 即时讯号处理电路往往使用双埠（dual-ported）的SRAM。

用于电脑

SRAM用于PC、工作站、路由器以及外接设备：内部的CPU高速缓冲记忆体，外部的突发模式使用的SRAM快取，硬碟缓冲区，路由器缓冲区，等等。LCD显示器或者印表机也通常用SRAM来快取资料。SRAM做的小型缓冲区也常见于CDROM与CDRW的驱动器中，通常为256 KiB或者更多，用来缓冲音轨资料。线缆数据机及类似的连接于电脑的装置也使用了SRAM。

爱好者

搭建自己的处理器的业余爱好者[9]更愿意选用SRAM，这是由于其易用性的工作介面。没有DRAM所需的更新周期；位址汇流排与资料汇流排直接存取而不是像DRAM那样位址、资料讯号共享资料线，通过多路复用器存取。SRAM通常只需3个控制讯号：Chip Enable (CE), Write Enable (WE)与Output Enable（OE）。对于同步SRAM,还需要时钟讯号（Clock，CLK）。

SRAM的类型

非挥发性SRAM

非挥发性SRAM（Non-volatile SRAM，nvSRAM）具有SRAM的标准功能，但在失去电源供电时可以保住其资料。非挥发性SRAM用于网路、航天、医疗等需要关键场合[10]—保住资料是关键的而且不可能用上电池。

非同步SRAM

非同步SRAM（Asynchronous SRAM）的容量从4 Kb到64 Mb。SRAM的快速存取使得非同步SRAM适用于小型的cache很小的嵌入式处理器的主记忆体，这种处理器广泛用于工业电子装置、测量装置、硬碟、网路装置等等。

根据电晶体类型分类

根据功能分类

  • 非同步—独立的时钟频率，读写受控于位址线与控制致能讯号。
  • 同步—所有工作是时钟脉冲边沿开始，位址线、资料线、控制线均与时钟脉冲配合。

根据特性分类

  • 零汇流排翻转（Zero bus turnaround，ZBT）—SRAM汇流排从写到读以及从读到写所需要的时钟周期是0
  • 同步突发SRAM（synchronous-burst SRAM，syncBurst SRAM）—
  • DDR SRAM—同步、单口读/写，双资料率I/O
  • QDR SRAM（Quad Data Rate (QDR) SRAM）—同步，分开的读/写口，同时读写4个字（word）。

根据触发类型

参见

参考文献

  1. ^ Sergei Skorobogatov. Low temperature data remanence in static RAM. University of Cambridge, Computer Laboratory. June 2002 [2008-02-27]. （原始内容存档于2019-01-18）. 
  2. ^ 康华光. 电子技术基础数字部分 3th. 高等教育出版社. 1988. ISBN 7-04-001622-2. 
  3. ^ A 160 mV Robust Schmitt Trigger Based Subthreshold SRAM
  4. ^ United States Patent 6975532: Quasi-static random access memory
  5. ^ 存档副本. [2012-09-06]. （原始内容存档于2008-12-05）. 
  6. ^ United States Patent 6975531: 6F2 3-transistor DRAM gain cell
  7. ^ 3T-iRAM (r) Technology
  8. ^ Tentative Toshiba mos digital integrated circuit silicon gate cmos 4,194,304-word by 16-bit cmos pseudo static RAM (PDF).  070731 toshiba.com
  9. ^ Homemade CPU. [2012-09-06]. （原始内容存档于2011-10-01）. 
  10. ^ Computer organization. 4th ed. [S.l.]: McGraw-Hill. ISBN 0-07-114323-8. 
  11. ^ 12-Trit Ternary SRAM